8.1 工程検査での破壊要因

インサーキット検査（ICT：In-circuit Test）での不良要因として多いのは、PCB基板への実装工程における静電気破壊です。
またPCB基板実装後の機能検査（FT：Functional Test）での破壊要因として多いのは、過電圧などの電気的オーバーストレス（EOS：Electrical Over Stress）破壊です。
まれに静電気劣化した半導体デバイスがインサーキット検査で規格内となり、機能検査で破壊する場合もあります。

8.2 インサーキット検査

インサーキット検査はPCB基板の実装部品の逆挿入などを検出する試験です。
PCB基板の特定端子に数Vの電圧を印加して漏れ電流を測定し、インピーダンスの大きさで実装部品の逆挿入などの有無を判定します。
ICなどの半導体デバイスは、各端子とグランド端子間に逆電圧が印加されると、内部回路の寄生動作によりインピーダンスが大きくばらつくことがあります。
インサーキット検査の際はこれらの特性を十分にご理解いただき、適切な極性の電圧が半導体デバイスに印加されるよう配慮してください。

8.3 動作検査・実装検査

検査工程には、PCB基板に簡易的な抵抗負荷を取り付けて動作を確認する動作検査と、L負荷などより実際の装置動作に近づけて動作を確認する実装検査があります。なお、機能検査は動作検査に含まれます。
これらの検査における注意点を次に示します。

1) 過電圧印加

● 検査時の過電圧印加
動作検査や実装検査において、検査装置からの過電圧サージが印加されると、半導体デバイスが破壊する可能性があります。
検査条件を決定する際は、各部の波形をオシロスコープで十分確認し、半導体デバイスが過電圧破壊しないように配慮してください。

● 静電対策マットでの過電圧印加
静電マットは導電性のマットです。
静電マットの上に直接PCB基板を置いて動作検査をしないでください。
半導体デバイスの端子と静電マットが接触すると、検査時の高電圧がマットを介して半導体デバイスの低耐圧の端子に印加され、半導体デバイスが過電圧破壊する可能性があります。

● 金属放電板等による過電圧印加
動作検査や実装検査の後、PCB基板の各コンデンサに充電された電荷が放電されるため、金属板や金属網の上にPCB基板を載せないでください。
コンデンサに残っている高い電圧が、金属版や金属網を介して半導体デバイスの低耐圧端子に印加され、半導体デバイスが過電圧破壊する可能性があります。

● 導電性通い箱による過電圧印加
動作検査や実装検査を済ませたPCB基板は、回路内のコンデンサの電荷を完全に放電させてから、導電性の通い箱に入れてください。
放電が不十分な場合、コンデンサに残っている電圧が導電性の通い箱を介して半導体デバイスの低耐圧端子に印加され、半導体デバイスが過電圧破壊する可能性があります。

2) 負電圧印加

ICなどの半導体デバイスの多くはグランド端子を基準（0 V）として設計されています。
グランド端子より低い電圧が他の端子に印加されることを「負電圧印加」と呼び、ICの誤動作や劣化、破壊の原因となりますのでご注意ください。

8.4 バーンイン工程

PCB基板や装置の初期不良をスクリーニングするためバーンイン試験をする場合があります。
このバーンイン工程においても過電圧印加に配慮する必要があります。
特に被測定装置をベルトコンベアで移動させながら通電する場合は、通電電圧が瞬時低下する場合があります。
電圧低下から復帰するときに高いdv/dtの電圧が印加されると、半導体デバイスの誤動作や劣化、破壊の原因となりますのでご注意ください。